「苏州芯片LVS检查服务商」-「思立特尔」
规格参数
共 6 项| 服务类型 | 芯片LVS版图与原理图一致性检查(物理验证专项服务) |
|---|---|
| 工艺节点覆盖 | 130nm至12nm(含FinFET),以实际项目评估为准 |
| 检查工具 | Calibre等主流物理验证EDA工具,配合人工复核 |
| 支持模式 | 层次化/扁平化LVS,单模块或全芯片检查 |
| 交付形式 | 检查报告、错误定位清单、修正建议及复检确认 |
| 数据安全 | 内部EDA服务器环境或远程客户服务器模式,签署保密协议 |
产品详情
苏州芯片LVS检查服务商——思立特尔(SILITEL)提供的芯片LVS(Layout Versus Schematic,版图与原理图一致性检查)服务,是面向集成电路设计企业、系统厂商及科研院所的物理验证专项技术服务。该服务针对芯片后端设计完成后的版图数据,通过专业EDA工具与人工复核相结合的方式,核查版图提取网表与原始原理图网表的一致性,帮助客户在流片前发现并修正短路、开路、器件参数错配、连接关系错误等问题。核心卖点在于:由平均15年以上经验的IC研发团队执行、覆盖130nm至12nm工艺节点、结合全流程后端设计能力提供问题定位与修正建议,立足苏州高新区、服务辐射长三角及全国客户。
产品功能与检查内容
LVS检查是芯片物理验证(Physical Verification)中的关键环节,通常在版图布局布线完成、DRC检查通过之后、GDS交付流片之前进行。思立特尔的LVS检查服务并非单一的软件跑批,而是"工具检查+人工分析+问题闭环"的完整流程。
- 版图网表提取:基于Calibre等主流物理验证工具,从GDS/OASIS版图中提取器件与连接关系网表。
- 原理图网表比对:将提取网表与客户提供的原理图网表(或Schematic Netlist)逐节点比对,识别器件缺失、多余、参数不匹配及网络连接错误。
- 层次化与扁平化检查:支持层次化(Hierarchical)与扁平化(Flat)两种LVS模式,适配不同规模与结构的芯片设计。
- 问题定位与报告输出:对每一条LVS错误给出坐标定位、错误类型说明和修正建议,输出结构化检查报告。
- 修正复核:客户修改版图后可进行复检,形成检查闭环,直至LVS Clean。
服务特点与执行方式
团队经验支撑。思立特尔核心团队多数来自高通、AMD、飞思卡尔、瑞昱等半导体企业,数字IC设计骨干拥有16年至21年ASIC/SoC设计经验,模拟电路团队核心成员拥有27年模拟电路设计经验。LVS检查中常见的电源地网络处理、衬底连接、器件匹配、DeCap/ESD器件识别等问题,均依赖工程师对工艺与电路的理解来判断,而非仅看工具报错数量。
全流程衔接能力。由于公司同时具备后端设计(布局布线、时序分析、物理验证)与模拟/数模混合设计能力,LVS检查若发现问题,可直接由同一团队给出修正方案或承接修改工作,减少客户在服务商之间转交数据的环节。工艺节点覆盖130nm、90nm、65nm、55nm、40nm、28nm至12nm(含FinFET),流片代工涉及TSMC、UMC、SMIC、Samsung、GlobalFoundries、华虹宏力等主流FAB,对不同代工厂的LVS规则文件(Rule Deck)差异有实际处理经验。
数据安全机制。公司拥有全套EDA工具服务器,配备VPN网关与数据备份机制,设计数据在内部环境处理;同时支持远程至客户服务器工作的合作模式,版图与网表数据可完全保留在客户侧,适合对知识产权保护要求较高的项目。
应用场景
SoC/ASIC项目流片前验证。面向网络通信、AI计算、高性能计算等复杂SoC,在GDS交付FAB之前完成全芯片LVS检查,配合DRC、ERC、天线检查形成完整物理验证闭环。
MCU与AIoT芯片。适用于ARM Cortex-M系列、RISC-V架构MCU及无线物联网芯片的后端物理验证,涵盖低功耗多电源域设计的LVS特殊处理。
模拟与数模混合芯片。针对PMU、ADC、DAC、AFE等电路,重点核查器件尺寸、匹配对、衬底与阱连接等模拟版图常见问题。
高校与科研院所项目。为科研团队提供流片前的独立第三方LVS复核,弥补科研项目中物理验证经验不足的短板。
后端设计外包配套。客户委托后端设计时,LVS检查可作为交付验收环节一并纳入,或对客户自行完成的后端结果做独立复核。
服务/交付流程
项目启动初期沟通芯片工艺、规模、网表与版图交付格式及周期要求;签署保密协议后接收数据,明确检查范围与验收标准;执行LVS检查并输出问题报告;客户修正或由思立特尔协助修正后进行复检;最终交付LVS Clean确认报告与检查记录。项目过程采用Project规划进度、SVN管理文件版本、JIRA跟踪问题,关键节点提前告知客户确认。具体服务范围、周期与费用根据芯片规模、工艺节点与数据完整性评估后确定。
规格参数
- 服务类型:芯片LVS版图与原理图一致性检查(物理验证专项服务)
- 工艺节点覆盖:130nm至12nm(含FinFET),以实际项目评估为准
- 检查工具:Calibre等主流物理验证EDA工具,配合人工复核
- 支持模式:层次化/扁平化LVS,单模块或全芯片检查
- 交付形式:检查报告、错误定位清单、修正建议及复检确认
- 数据安全:内部EDA服务器环境或远程客户服务器模式,签署保密协议
以上参数为常规服务说明,具体工艺规则文件、检查深度与交付周期以项目评估和合同约定为准,详细参数请咨询。
联系方式:思立特尔 18013140983,地址:苏州市高新区宝带西路1566号新锐科创中心2号楼903号。